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数字示波器微处理器硬件设计
2022-03-29 00:40
本文摘要:章节 随着通信技术的迅猛发展,电信号更加变得复杂和瞬态化,开发人员对测量领域必不可少的工具数字示波器的性能明确提出了更加低的拒绝。最大限度提升动态比特率和波形捕捉能力沦为了国内外众多数字示波器生产厂商研究的重点,动态比特率和波形捕捉亲率的提升又必定带给大量高速波形数据的传输、留存和处置的问题。 因此,作为数字示波器数据处理和系统控制的中枢,微处理器性能至关重要。本文搭配TI公司的双核DSPOMAP-L138作为本设计的微处理器,并构建了一种数字示波器微处理器硬件设计。

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章节  随着通信技术的迅猛发展,电信号更加变得复杂和瞬态化,开发人员对测量领域必不可少的工具数字示波器的性能明确提出了更加低的拒绝。最大限度提升动态比特率和波形捕捉能力沦为了国内外众多数字示波器生产厂商研究的重点,动态比特率和波形捕捉亲率的提升又必定带给大量高速波形数据的传输、留存和处置的问题。

因此,作为数字示波器数据处理和系统控制的中枢,微处理器性能至关重要。本文搭配TI公司的双核DSPOMAP-L138作为本设计的微处理器,并构建了一种数字示波器微处理器硬件设计。  数字示波器的基本架构  目前数字示波器多使用DSP、嵌入微处理器型FPGA或微处理器+FPGA架构。

虽然嵌入微处理器型FPGA灵活性强劲,可以充份展开设计研发和检验,便于系统升级且FPGA外围电路非常简单。但是该类型FPGA归属于高端FPGA,价高且供货渠道绝佳,不合适低成本的数字示波器用于。若分开用于DSP,虽然其数据处理能力强劲,运营速度较高,但DSP的控制能力不引人注目,且数字示波器的比特率更加低,DSP内部无法做到数据流降速和内存,当设计使用低动态比特率的ADC,就得搭配频率更高且内部存储资源更加非常丰富的DSP,而此类DSP一般都价格昂贵,某种程度不合适低成本的数字示波器用于。因此,微处理器+FPGA架构的方案是本设计选用。

微处理器+FPGA架构的数字示波器的系统结构图如图1右图:图1微处理器+FPGA架构的数字示波器系统结构图  被测信号经仿真地下通道运放调理后送往ADC器件;ADC转换器将输出端的信号转换成适当的数字信号并经过FPGA内存和预处理;微处理器对取样获得的数字信号展开涉及处置与运算;最后将波形送往屏幕上表明,已完成一次收集过程。同时收集过程中启动时电路大大监测输出信号,看否经常出现启动时状态,启动时条件要求了波形的接续方位,启动时系统需要确保被测波形需要平稳的表明到屏幕上。

  微处理器选型  本设计动态比特率高达2Gsps,必须微处理器实时处理的波形数据量相当大。同时微处理器要构建仿真地下通道掌控、高速ADC取样掌控、波形数据存储掌控、LCD表明掌控等。

因此兼备强劲的数据处理能力和出色控制能力的微处理器沦为本设计选用。  基于这些拒绝,本设计自由选择了TI公司的OMAP-L138DSP。此芯片是TI公司2009年发售的一款高性能处理器芯片。

该芯片特点如下:  1、使用C*8DSP内核与ARM9内核的双核结构,可实现高达300MHz的单位内核频率。利用片上ARM9,开发人员可充分利用DSP内核反对高强度的实时处理计算出来,同时让ARM负责管理非动态任务。  2、非常丰富的内部存储器资源。


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